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Verilog
`ifndef _DECSTATES
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`define _DECSTATES
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`define DEC_START 0 // X
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`define DEC_0X 1 // 0X
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`define DEC_RTNCC 2 // 03
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`define DEC_SETHEX 3 // 04
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`define DEC_SETDEC 4 // 05
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`define DEC_P_EQ_N 5 // 2n
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`define DEC_LC_LEN 6 // 3n...
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`define DEC_LC 7 // 3n[x]
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`define DEC_GOTO 8 // 6
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`define DEC_GOTO_LOOP 9 // 6[x]
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`define DEC_GOTO_EXEC 10 // 6xxx -> exec
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`define DEC_8X 11 // 8X
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`define DEC_80X 12 // 80X
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`define DEC_CONFIG 20 // 805
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`define DEC_RESET 21 // 80A
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`define DEC_C_EQ_P_N 22 // 80Cm
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`define DEC_82X_CLRHST 23 // 82X
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`define DEC_ST_EQ_0_N 24 // 84n
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`define DEC_ST_EQ_1_N 25 // 85n
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`define DEC_GOVLNG 26 // 8D
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`define DEC_GOVLNG_LOOP 27 // 8D[x]
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`define DEC_GOVLNG_EXEC 28 // 8Dxxxxx -> exec
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`define DEC_GOSBVL 29 // 8F
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`define DEC_GOSBVL_LOOP 30 // 8F[x]
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`define DEC_GOSBVL_EXEC 31 // 8Fxxxxx -> exec
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`define DEC_BX 64 // Bx
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`endif |